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AS4C128M8D3LB-12BCN

Name: Alliance Memory AS4C128M8D3LB-12BCN
Brand: Alliance Memory
SKU: 913-A4C1288D3LB12BCN
Price: 11.19 CHF
Availability: InStock

Bilder dienen lediglich der Veranschaulichung und sind nicht Originalgetreu
Siehe Produktspezifikationen

Mouser-Nr.:

913-A4C1288D3LB12BCN

Herst.- Nr.:

AS4C128M8D3LB-12BCN

Herst.:

Alliance Memory

Beschreibung:

DRAM DDR3, 1G, 128M x 8, 1.35V, 78-ball BGA, 800MHz, (B die), Commercial Temp - Tray

Datenblatt:

AS4C128M8D3LB-12BCN Datenblatt (PDF)

ECAD Model:

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Produktattribut	Attributwert	Attribut auswählen
Hersteller:	Alliance Memory
Produktkategorie:	DRAM
RoHS:
Typ:	SDRAM - DDR3L
Speichergröße:	1 Gbit
Datenbus-Weite:	8 bit
Maximale Taktfrequenz:	800 MHz
Verpackung/Gehäuse:	FBGA-78
Organisation:	128 M x 8
Zugangszeit:	225 ps
Versorgungsspannung - Min.:	1.283 V
Versorgungsspannung - Max.:	1.45 V
Minimale Betriebstemperatur:	0 C
Maximale Betriebstemperatur:	+ 95 C
Serie:	AS4C128M8D3LB
Verpackung:	Tray
Marke:	Alliance Memory
Land der Bestückung:	TW
Land der Verbreitung:	TW
Ursprungsland:	TW
Feuchtigkeitsempfindlich:	Yes
Montageart:	SMD/SMT
Produkt-Typ:	DRAM
Verpackung ab Werk:	242
Unterkategorie:	Memory & Data Storage
Versorgungsstrom - Max.:	72 mA

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Datenblatt

AS4C128M8D3LB-12BCN Datenblatt (PDF)

REACH Declaration (PDF)

CAHTS:: 8542320020
USHTS:: 8542320032
MXHTS:: 8542320201
ECCN:: EAR99

DDR3 Synchronous DRAM

Alliance Memory DDR3 Synchronous DRAM (SDRAM) achieves high-speed double-data-rate transfer rates of up to 1600Mb/sec/pin for general applications. The chip is designed to comply with all key DDR3 DRAM key features, and all of the control and address inputs are synchronized with a pair of externally supplied differential clocks. Inputs are latched at the cross point of differential clocks (CK rising and CK# falling). All I/Os are synchronized with differential DQS pairs in a source synchronous fashion. These Alliance Memory devices operate with a single 1.5V ± 0.075V power supply and are available in BGA packages.

DDR3L SDRAM

Alliance Memory DDR3L SDRAM uses a double data rate architecture to achieve high-speed operation. The double data rate architecture is an 8n-prefetch architecture with an interface that transfers two data words per clock cycle at the I/O pins. A single read or write operation for the DDR3 SDRAM effectively consists of a single 8n-bit-wide, four-clock-cycle data transfer at the internal DRAM core and eight corresponding n-bit-wide, one-half-clock-cycle data transfers at the I/O pins. Alliance Memory DDR3L SDRAM is available in various package sizes.