IM2G04D2DBBG-25

Intelligent Memory
822-IM2G04D2DBBG-25
IM2G04D2DBBG-25

Herst.:

Beschreibung:
DRAM DDR2 2Gb, 1.8V, 512Mx4, 400MHz (800Mbps), 0C to +95C, FBGA-60

ECAD Model:
Den kostenlosen Library Loader herunterladen, um diese Datei für Ihr ECAD Tool zu konvertieren. Weitere Infos zu ECAD-Modell.

Verfügbarkeit

Lagerbestand:
Nicht auf Lager
Lieferzeit ab Hersteller:
26 Wochen Geschätzte Produktionszeit des Werks.
Lange Lieferzeit für dieses Produkt.
Minimum: 264   Vielfache: 264
Stückpreis:
CHF -.--
Erw. Preis:
CHF -.--
Vorauss. Zolltarif:
Dieses Produkt wird KOSTENLOS versandt

Preis (CHF)

Menge Stückpreis
Erw. Preis
CHF 39.85 CHF 10’520.40

Produktattribut Attributwert Attribut auswählen
Intelligent Memory
Produktkategorie: DRAM
RoHS:  
SDRAM - DDR2
2 Gbit
4 bit
400 MHz
FBGA-60
512 M x 4
400 ps
1.7 V
1.9 V
0 C
+ 95 C
IM2G04D2
Tray
Marke: Intelligent Memory
Feuchtigkeitsempfindlich: Yes
Montageart: SMD/SMT
Produkt-Typ: DRAM
Verpackung ab Werk: 264
Unterkategorie: Memory & Data Storage
Versorgungsstrom - Max.: 58 mA
Gewicht pro Stück: 179 mg
Produkte gefunden:
Um ähnliche Produkte anzuzeigen, wählen Sie mindestens ein Kontrollkästchen aus
Um ähnliche Produkte in dieser Kategorie anzuzeigen, wählen Sie mindestens ein Kontrollkästchen oben aus.
Ausgewählte Attribute: 0

Konformitätscodes
CAHTS:
8542320020
USHTS:
8542320036
MXHTS:
8542320299
ECCN:
EAR99
Ursprungsklassifikationen
Ursprungsland:
China
Herstellungsland:
Nicht lieferbar
Land der Verbreitung:
Nicht lieferbar
Zum Zeitpunkt der Lieferung kann sich das Land ändern.

Dynamic Random Access Memory (DRAM)

Intelligent Memory Dynamic Random Access Memory (DRAM) includes a full range of JEDEC-compliant DRAMs and ECC DRAMs (SDRAM, DDR, DDR2, DDR3, DDR4, LPDDR4). From an application's point of view, these components work like a monolithic device. The DRAM devices allow for maximum levels of memory density without altering existing board layouts or designs.

Double Data Rate 2 (DDR2) SDRAM

Intelligent Memory Double Data Rate (DDR2) Synchronous DRAM (SDRAM) are eight-bank devices that achieve high-speed data transfer rates. Interleaving the eight memory banks allows random access operations faster than standard DRAMs. A chip architecture prefetches multiple bits and then synchronizes the output data to a system clock. All control, address, and circuits are synchronized with the positive edge of an externally supplied clock. In a source-synchronous manner, I/Os are synchronized with a pair of bidirectional strobes. A sequential, gapless data rate is possible depending on the device's burst length, CAS latency, and speed grade.