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SN65LVDS301ZXH

Name: Texas Instruments SN65LVDS301ZXH
Brand: Texas Instruments
SKU: 595-SN65LVDS301ZXH
Price: 4.92 CHF
Availability: InStock

Bilder dienen lediglich der Veranschaulichung und sind nicht Originalgetreu
Siehe Produktspezifikationen

Mouser-Nr.:

595-SN65LVDS301ZXH

Herst.- Nr.:

SN65LVDS301ZXH

Herst.:

Texas Instruments

Beschreibung:

LVDS-IC-Schnittstelle Programmable 27-bit display serial inter A 595-SN65LVDS301ZXHR

Datenblatt:

SN65LVDS301ZXH Datenblatt

ECAD Model:

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Alternativverpackung

Herst. Teilenr.:

SN65LVDS301ZXHR

Verpackung:

Reel, Cut Tape, MouseReel

Verfügbarkeit:

Auf Lager

Preis:

CHF 4.21

Min:

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Herst.:

Texas Instruments

Herst.- Nr.:

SN65LVDS301ZXHR

Beschreibung:

Serialisierer & Deserialisierer - Serdes Programmable 27-bit display serial inter A 595-SN65LVDS301ZXH

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Hersteller:	Texas Instruments
Produktkategorie:	LVDS-IC-Schnittstelle
RoHS:
Typ:	Serial Interface Transmitter
Übertragungsgeschwindigkeit:	300 Mb/s
Eingangsart:	CMOS
Art der Ausgabe:	LVDS
Versorgungsspannung - Max.:	1.95 V
Versorgungsspannung - Min.:	1.65 V
Minimale Betriebstemperatur:	- 40 C
Maximale Betriebstemperatur:	+ 85 C
Montageart:	SMD/SMT
Verpackung/Gehäuse:	NFBGA-80
ESD-Schutz:	With ESD Protection
Verpackung:	Tray
Marke:	Texas Instruments
Land der Bestückung:	Not Available
Land der Verbreitung:	Not Available
Ursprungsland:	PH
Feuchtigkeitsempfindlich:	Yes
Pd - Verlustleistung:	44.5 mW
Produkt:	LVDS Interface ICs
Produkt-Typ:	LVDS Interface IC
Serie:	SN65LVDS301
Verpackung ab Werk:	576
Unterkategorie:	Interface ICs

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CNHTS:: 8542399000
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TARIC:: 8542399000
ECCN:: EAR99

SN65LVDS301 27-Bit-Parallel-zu-Seriell-Sender

Das Texas Instruments SN65LVDS301 programmierbare 27-Bit-Parallel-zu-Seriell-Sender-Bauteil wandelt 27 parallelgeschaltete Dateneingänge in 1, 2 oder 3 serielle Sub-Differential-Signalausgänge (SubLVDS) um. Es lädt ein Schieberegister mit 24-Pixel-Bits und drei Steuerbits von der parallelgeschalteten CMOS-Eingangschnittstelle. Zusätzlich zu den 27 Datenbits fügt das Bauteil ein Paritätsbit und zwei reservierte Bits zu einem 30-Bit-Datenwort hinzu. Der Pixeltaktgeber (PCLK) hält jedes Wort im Gerät fest. Das Paritätsbit (ungerade Parität) ermöglicht es einem Empfänger die Erkennung von Einzelbitfehlern. Das serielle Schieberegister wird je nach Anzahl der verwendeten seriellen Verbindungen mit dem 30-, 15- oder 10-fachen der Pixeltakt-Datenrate hochgeladen. Eine Kopie des Pixeltaktgebers wird als separater Differenzausgang ausgegeben.