Texas Instruments LMK5B33216 Network Synchronizer und Jitter Cleaner
Der LMK5B33216 Network Synchronizer und der Jitter Cleaner von Texas Instruments wurden entwickelt, um die strengen Anforderungen Ethernet-basierter Netzwerkanwendungen mit < 5 ns Timing-Genauigkeit (Klasse D) zu erfüllen. Der Network Synchronizer integriert drei DPLLs um ein störungsfreies Switching zu ermöglichen. Darüber hinaus verfügt das Bauteil über eine Jitter-Dämpfung, eine programmierbare Schleifenbandbreite und keine externen Schleifenfilter. Diese Funktion maximiert die Flexibilität und Benutzerfreundlichkeit. Jede DPLL-Phase sperrt eine verbundene APLL an einen Referenzeingang. Der APLL3 verfügt über eine hochleistungsfähige PLL mit der proprietären BAW-Technololgie (Bulk Acoustic Wave) von TI. Er kann 312,5-MHz-Ausgangstakte mit 42 fs (typisch/60 fs) maximalem RMS-Jitter erzeugen, unabhängig von der DPLL-Referenzeingangsfrequenz und den Jitter-Eigenschaften. Die APLL2 und APLL1 bieten Optionen für eine zweite oder dritte Frequenz und/oder eine Synchronisierungsdomäne.Die Referenzvalidierungsschaltung überwacht die DPLL Referenzuhren und führt bei Erkennung eines Umschaltereignisses eine störungsfreie Umschaltung zwischen diesen durch. Eine Nullverzögerung und ein aufeinander abgestimmtes Buildout können zur Steuerung der Phasenbeziehung vom Eingang zum Ausgang aktiviert werden. Das Bauelement ist über eine I2C oder SPI-Schnittstelle vollständig programmierbar. Der On-Board-EEPROM kann zur Anpassung der System-Anlauftaktgeber verwendet werden. Darüber hinaus verfügt der LMK5B33216 von Texas Instruments über werkseitige Standard-ROM-Profile als Rückfalloptionen.
Merkmale
- Extrem jitterarme BAW-VCO-basierte Ethernet-Taktgeber
- Maximaler RMS-Jitter: 42 fs (typisch)/60 fs bei 312,5 MHz
- Maximaler RMS-Jitter: 47 fs (typisch)/65 fs bei 156,25 MHz
- Drei leistungsstarke digitale Phasen-Regelschleifen (DPLLs) mit gekoppelten Analog-Phasen-Regelschleifen (APLLs)
- Programmierbare DPLL-Schleifenbandbreite von 1 MHz bis 4 kHz
- <1 ppt DCO-Frequenzanpassungsschrittgröße
- Zwei differenzielle oder einendige DPLL-Eingänge
- Eingangsfrequenz: 1 Hz (1 PPS) bis 800 MHz
- Digitaler Holdover und Hitless-Schaltung
- 16 Differential-Ausgänge mit programmierbaren HSDS/LVPECL-, LVDS- und HSCL-Ausgangsformaten
- Bis zu 20 Frequenzausgänge insgesamt, wenn mit 6 LVCMOS-Frequenzausgängen konfiguriert
- Ausgangsfrequenz von 1 Hz (1 PPS) bis 1.250 MHz mit programmierbarer Schwingung und Gleichtakt
- Konform mit PCIe Gen 1 bis 6
- I2C oder 3-Draht/4-Draht SPI-Schnittstelle
Applikationen
- Kabelgebundene Netzwerke
- Inter-/Intra-DC-Verbindung
- Timing-Karte
- Linecard
- Feste Karte (Pizza Box)
- SyncE (G.8262), SONET/SDH (Stratum 3/3E, G.813, GR-1244, GR-253), IEEE 1588 PTP sekundärer Taktgeber
- Jitter-Reinigung, Wander-Dämpfung und Referenztakt-Erzeugung für 56 G/112 G PAM-4 SerDes
- 100G- bis 800G-Rechenzentrumsschalter, Core-Router, Edge-Router, WLAN
- Rechenzentrums- und Unternehmens-Computer
- Smart-Netzwerkschnittstellenkarte (NIC)
- Optische Transportnetzwerke (OTN G.709)
- Leitungszugriff mit fester Bandbreite
- Industrieapplikationen
- Prüf- und Messsysteme
- Medizinische Bildverarbeitung
Systemblockdiagramm
Veröffentlichungsdatum: 2022-09-06
| Aktualisiert: 2024-01-08
